三星电子参与12英寸大尺寸掩模转换……旨在确保High-NA工艺生产力

三星电子将与ASML合作，参与将现有6英寸光掩模转换为12英寸级大尺寸掩模的开发财团。这是因为随着半导体电路的微缩化，作为电路原型的掩模规格变化已成为一项必不可少的课题。

曝光面积减半的High-NA EUV“半视场”局限

据“不可能工学 - IT科技新技术”视频显示，下一代光刻设备High-NA EUV具有比现有EUV（数值孔径0.33）更高的0.55数值孔径（NA）。虽然这使得实现比现有设备小约1.7倍的图形成为可能，但也带来了物理限制。由于在汇聚更宽角度光线过程中会产生掩模反射问题，为了解决这一问题，采用了将一个方向缩小为1/4、另一个方向缩小为1/8的“Anamorphic光学”方式。

这种方式虽然能让电路刻画得更精细，但却使单次曝光可以刻画的区域（光刻胶限制）从现有的858㎟精确地减少了约一半，变为429㎟。视频中将这一现象解释为“半视场”问题。像NVIDIA的A100(826㎟)或H100(814㎟)这样的大型GPU芯片，其尺寸已接近现有EUV单次曝光的极限，如果应用High-NA，则需要将芯片分为两个区域进行刻画，然后再通过“Stitching”工艺将边界线拼接起来。

Stitching过程要求纳米级的精确位置对准，如果边界部位的光线过度重叠或不足，存在发生布线不良的风险。为了防止这种情况，在设计阶段需要通过加宽边界附近的布线间距等方式来增加工艺负担。实际上，根据ASML的设备条件，不使用Stitching时每小时可处理175片晶圆的设备（EXE:5200B），在使用Stitching时处理量会减少至135片，存在生产力下降的问题。

三星电子·SK海力士的存储器中心战略与TSMC的代工计算

三星电子设定了目标，计划在2028年量产先进DRAM时，率先在存储器行业应用High-NA EUV。在存储器领域，由于芯片尺寸相对GPU较小，具有即使在High-NA缩小的曝光区域内也能无需Stitching完成工艺的优点。存储器厂商期待通过High-NA消除复杂的制造工艺，即实现“多重图形化”消除的效果。视频引用ASML的发布称，在特定图形中，原本使用现有0.33 NA EUV需要3张掩模的工作，使用High-NA有可能只需1张即可完成。

SK海力士同样以2028年量产DRAM为目标在准备High-NA。SK海力士此前已表示，将于2025年9月在M16工厂安装ASML的量产用High-NA设备EXE:5200B。不过，三星电子的目标“存储器行业首次”是指产品量产应用，而SK海力士提到的“首次”是指设备安装，因此两家公司的目标时间点分析均为2028年。

相比之下，占据代工市场72.5%份额（截至2024年第二季度）的TSMC战略则有所不同。由于TSMC必须完整实现NVIDIA等大型AI芯片客户的设计，因此在刻画巨大芯片时，会严格计算产生的半视场问题和成本效率。TSMC判断在2024年的A16工艺中并非必须使用High-NA，并计划从2030年开始在先进工艺中大量使用High-NA进行生产。TSMC也参与了12英寸大尺寸掩模的转换，构想是到2033年准备好利用新掩模的整个曝光系统。

12英寸大尺寸掩模带来的生产力革新与未来展望

三星电子参与的12英寸级大尺寸掩模开发，是为了从根本上解决前述“Stitching”负担的举措。通过将现有的6英寸掩模向一侧拉长为6x12英寸规格等方式扩大原始区域，即使在High-NA中也能无需Stitching一次性刻画大芯片。ASML解释称，如果成功实现大尺寸掩模转换，High-NA系统的生产力最高可提高40%。

目前，Intel正最快地将High-NA投入实际产品量产并积累数据。Intel表示，截至2026年9月，通过High-NA处理的晶圆已超过100万片，且良率也处于与现有EUV相似的水平。业界观察认为，High-NA竞争的核心不仅在于谁先引入设备，更在于如何将何种层应用于何种芯片，从而降低制造单价并减少工艺步骤。