Intel EMIB-T 基板良率提升至 45%……或成为 TSMC CoWoS 的替代方案

Intel 的先进封装技术 EMIB-T (Embedded Multi-die Interconnect Bridge-T) 的基板良率近期已提升至 45% 水平，正作为分散集中在 TSMC CoWoS (Chip on Wafer on Substrate) 的 AI 芯片封装需求的替代方案受到关注。根据“不可能工学 - IT科技新技术”的视频显示，EMIB-T 基板良率在今年第二季度仅为 20~25% 水平，但近期已改善至约 45%，并计划在 9 月底达成 50% 的目标。

芯片间连接方式的差异……EMIB-T 在降低成本与电力供应方面具有优势

AI 加速器生产的核心在于通过密集的布线将 GPU 与 HBM (高带宽内存) 连接起来的封装技术。目前主导市场的 TSMC CoWoS 采用的是使用宽硅板 (Interposer) 的方式。相比之下，Intel 的 EMIB 方式是在芯片接触的部分仅放入被称为“桥接器 (Bridge)”的小型硅片结构。Intel 方面解释称，通过这种方式，可以仅在需要精密连接的部分进行小型化，因此比使用宽硅板的方式更能降低成本。

特别是 EMIB-T 在现有的 EMIB 结构中增加了硅通孔 (TSV)，不仅实现了芯片间的数据传输，还确保了从下方向上提供电力的路径。这是为了解决随着内存和计算芯片增大而产生的电力供应难题，并减少电压波动的设计。Intel 正试图通过在晶圆上预先大量生产小型桥接器，然后将其嵌入大型封装基板的方式来提高制造效率。

基板良率是胜负手……微细布线及热变形管理成为课题

良率的改善直接关系到供应量的扩大。根据视频显示，如果良率从 25% 上升到 45%，在不增加设备投资的情况下，可使用的基板量将增加约 80%。然而，在能够稳定供应客户所需的量之前，制造工艺上仍存在难题。基板厂商在进行微细布线对齐以及将包含 TSV 的桥接器整合进基板内部的过程中，正面临极高的技术难度。

具体而言，在将桥接器放入基板时，不仅要对齐横向和纵向位置，连高度也必须精确匹配。这是因为顶部的芯片必须同时连接到桥接器的微细接触点和基板的接触点上。此外，由于硅与有机基板随温度变化的膨胀程度不同，在组装过程或使用过程中可能会发生弯曲，这种热变形管理也被视为重要的技术课题。如果在基板阶段未能筛选出不良品，而在贴上高价 GPU 或 HBM 后才发现，损失规模将会非常巨大，因此确保基板良率是直接关系到成本降低的问题。

利用美国境内生产基地实现物流竞争力……预告与 TSMC 的对决

Intel 的封装技术若要转化为实际订单，必须使客户的设计及验证日程与基板供应稳定化日程相匹配。如果 Intel 能稳定基板良率并利用美国境内的生产基地，将在物流方面具备强大的竞争力。与目前必须将 TSMC 生产的芯片带到台湾进行封装的结构不同，Intel 在新墨西哥州已拥有先进的封装生产基地，因此可以提供在美国境内即可完成从芯片制造到封装的全套选择。

当然，TSMC 也在通过在美国亚利桑那州等地构建先进封装设施来做出应对。TSMC 管理层曾表示，封装短缺限制了客户的增长，即使其他公司承担封装业务，由于自身芯片需求也会增加，因此欢迎出现替代方案。最终，Intel 的 EMIB-T 是否能实质性地夺取 TSMC 的市场份额，取决于未来客户的 AI 芯片是否会搭载 EMIB-T 并按计划出货，以及改善后的良率是否能转化为实际的供应量。