El rendimiento del sustrato EMIB-T de Intel mejora hasta el 45%: ¿Surgirá como alternativa al CoWoS de TSMC?

El rendimiento del sustrato de la tecnología de empaquetado avanzado de Intel, EMIB-T (Embedded Multi-die Interconnect Bridge-T), ha subido recientemente a un nivel del 45%, atrayendo la atención como una alternativa para diversificar la demanda de empaquetado de chips de IA, que actualmente se concentra en el CoWoS (Chip on Wafer on Substrate) de TSMC. Según el video de 'Impossible Engineering - New IT Technologies', el rendimiento del sustrato EMIB-T se situaba entre el 20% y el 25% en el segundo trimestre de este año, pero recientemente ha mejorado hasta aproximadamente el 45%, con el objetivo de alcanzar el 50% a finales de septiembre.

Diferencias en los métodos de conexión entre chips... EMIB-T destaca en reducción de costes y suministro de energía

La clave en la producción de aceleradores de IA es la tecnología de empaquetado que conecta la GPU y la HBM (memoria de alto ancho de banda) mediante un cableado denso. El CoWoS de TSMC, que lidera actualmente el mercado, utiliza un método que emplea una amplia placa de silicio (interposer). Por el contrario, el método EMIB de Intel tiene una estructura en la que se inserta un pequeño fragmento de silicio llamado "puente" (bridge) solo en las secciones donde los chips se tocan. Según explica Intel, esto permite fabricar de forma pequeña solo las partes que requieren una conexión precisa, lo que puede reducir los costes en comparación con el método que utiliza un interposer ancho.

Especialmente, el EMIB-T añade TSV (vias de silicio a través de la cual se pasa la corriente) a la estructura EMIB existente, asegurando no solo la transferencia de datos entre los chips, sino también una ruta para suministrar energía desde abajo hacia arriba. Este diseño busca resolver las dificultades en el suministro de energía que surgen a medida que crecen las memorias y los chips de computación, además de reducir las fluctuaciones de voltaje. Intel intenta aumentar la eficiencia de fabricación mediante un método de producir en masa los pequeños puentes en las obleas de antemano para luego incrustarlos en el gran sustrato del paquete.

El rendimiento del sustrato es el factor decisivo... Desafíos en el cableado fino y la gestión de la deformación térmica

La mejora del rendimiento está directamente relacionada con la expansión del suministro. Según el video, si el rendimiento sube del 25% al 45%, el efecto es un aumento de aproximadamente el 80% en la cantidad de sustratos que se pueden utilizar sin necesidad de ampliar las instalaciones. Sin embargo, aún quedan desafíos en el proceso de fabricación para suministrar de manera estable el volumen que los clientes desean realmente. Las empresas de sustratos enfrentan una alta dificultad técnica en el proceso de alinear el cableado fino e integrar los puentes que contienen TSV dentro del sustrato.

Específicamente, al insertar el puente dentro del sustrato, se debe ajustar con precisión no solo la posición horizontal y vertical, sino también la altura. Esto se debe a que el chip en la parte superior debe conectarse simultáneamente a los puntos de contacto diminutos del puente y a los puntos de contacto del sustrato. Además, el silicio y el sustrato orgánico tienen diferentes grados de expansión ante los cambios de temperatura, lo que puede causar deformaciones durante el proceso de ensamblaje o durante el uso; la gestión de esta deformación térmica también se considera un desafío técnico importante. Si no se detectan los defectos en la etapa del sustrato y se descubren después de haber unido costosas GPU o HBM, la magnitud de la pérdida será enorme, por lo que asegurar el rendimiento del sustrato es un problema directamente vinculado a la reducción de costes.

Competitividad logística utilizando la base de producción en Estados Unidos... Se anticipa un enfrentamiento con TSMC

Para que la tecnología de empaquetado de Intel se traduzca en pedidos reales, los calendarios de diseño y verificación de los clientes deben coincidir con los calendarios de estabilización del suministro de sustratos. Si Intel logra estabilizar el rendimiento del sustrato y aprovecha su base de producción en Estados Unidos, tendrá una fuerte competitividad en términos logísticos. A diferencia de la estructura actual donde los chips producidos por TSMC deben llevarse a Taiwán para su empaquetado, Intel ya posee una base de producción de empaquetado avanzado en New Mexico, lo que le permite ofrecer la opción de completar desde la fabricación de chips hasta el empaquetado dentro de Estados Unidos.

Por supuesto, TSMC también está respondiendo mediante la construcción de instalaciones de empaquetado avanzado en lugares como Arizona, Estados Unidos. La directiva de TSMC ha declarado que la escasez de empaquetado limita el crecimiento de los clientes y que, incluso si otra empresa se encarga del empaquetado, la demanda de sus propios chips aumentará, por lo que acogen con satisfacción la aparición de alternativas. En última instancia, si el EMIB-T de Intel puede arrebatar efectivamente la cuota de mercado de TSMC dependerá de si los chips de IA de los clientes se equipan con EMIB-T y se envían según lo previsto, y de si el rendimiento mejorado se traduce en un suministro real.