인텔 EMIB-T 기판 수율 45%까지 개선…TSMC CoWoS 대안 부상하나

인텔의 첨단 패키징 기술인 EMIB-T(Embedded Multi-die Interconnect Bridge-T)의 기판 수율이 최근 45% 수준까지 올라오며, TSMC의 CoWoS(Chip on Wafer on Substrate)에 집중된 AI 칩 패키징 수요를 분산할 대안으로 주목받고 있다. '안될공학 - IT 테크 신기술' 영상에 따르면, EMIB-T 기판 수율은 올해 2분기 20~25% 수준이었으나 최근 약 45%까지 개선됐으며, 오는 9월 말에는 50% 달성을 목표로 하고 있다.

칩 간 연결 방식의 차이…EMIB-T, 원가 절감과 전력 공급에 강점

AI 가속기 생산의 핵심은 GPU와 HBM(고대역폭메모리)을 촘촘한 배선으로 연결하는 패키징 기술이다. 현재 시장을 주도하는 TSMC의 CoWoS는 넓은 실리콘 판(인터포저)을 사용하는 방식이다. 반면 인텔의 EMIB 방식은 칩이 맞닿는 구간에만 작은 실리콘 조각인 '브릿지'를 넣는 구조다. 이를 통해 정밀한 연결이 필요한 부분만 작게 만들 수 있어 넓은 인터포저를 사용하는 방식보다 원가를 낮출 수 있다는 것이 인텔 측의 설명이다.

특히 EMIB-T는 기존 EMIB 구조에 실리콘 관통 전극(TSV)을 추가해, 칩 사이의 데이터 전송뿐만 아니라 아래쪽에서 위로 전력을 공급하는 경로를 확보했다. 이는 메모리와 연산 칩이 커짐에 따라 발생하는 전력 공급의 어려움을 해결하고, 전압 흔들림을 줄이기 위한 설계다. 인텔은 작은 브릿지를 웨이퍼에서 미리 대량 생산한 뒤, 큰 패키지 기판에 매립하는 방식을 통해 제조 효율을 높이려 하고 있다.

기판 수율이 승부처…미세 배선 및 열 변형 관리 과제

수율 개선은 공급량 확대와 직결된다. 영상에 따르면 수율이 25%에서 45%로 올라갈 경우, 설비 증설 없이도 사용할 수 있는 기판의 양이 80%가량 늘어나는 효과가 있다. 하지만 실제 고객사가 원하는 물량을 안정적으로 공급하기까지는 제조 공정상의 난제가 남아 있다. 기판 업체들은 미세 배선을 정렬하고 TSV가 포함된 브릿지를 기판 내부에 통합하는 과정에서 높은 기술적 난도를 겪고 있다.

구체적으로는 브릿지를 기판 안에 넣을 때 가로·세로 위치뿐만 아니라 높이까지 정확히 맞춰야 한다. 상단의 칩이 브릿지의 미세 접점과 기판의 접점에 동시에 연결되어야 하기 때문이다. 또한 실리콘과 유기 기판은 온도 변화에 따른 팽창 정도가 달라 조립 과정이나 사용 중에 휘어짐이 발생할 수 있는데, 이러한 열 변형 관리 역시 중요한 기술적 과제로 꼽힌다. 기판 단계에서 불량을 걸러내지 못하고 고가의 GPU나 HBM을 붙인 뒤에 발견하게 되면 손실 규모가 막대해지기 때문에, 기판 수율 확보는 비용 절감과 직결되는 문제다.

미국 내 생산 기반 활용한 물류 경쟁력…TSMC와의 격돌 예고

인텔의 패키징 기술이 실제 주문으로 이어지기 위해서는 고객사의 설계 및 검증 일정과 기판 공급 안정화 일정이 맞물려야 한다. 만약 인텔이 기판 수율을 안정화하고 미국 내 생산 기반을 활용한다면 물류 측면에서 강력한 경쟁력을 갖게 된다. 현재 TSMC에서 생산된 칩을 대만으로 가져가 패키징해야 하는 구조와 달리, 인텔은 뉴멕시코에 이미 첨단 패키징 생산 기반을 보유하고 있어 미국 내에서 칩 제조부터 패키징까지 완결할 수 있는 선택지를 제공할 수 있다.

물론 TSMC 역시 미국 애리조나 등에 첨단 패키징 시설을 구축하며 대응에 나서고 있다. TSMC 경영진은 패키징 부족이 고객의 성장을 제한한다며, 다른 회사가 패키징을 맡더라도 자사의 칩 수요가 늘어나는 것이기에 대안이 생기는 것을 환영한다는 입장을 밝히기도 했다. 결국 인텔의 EMIB-T가 TSMC의 점유율을 실질적으로 가져올 수 있을지는 향후 고객사의 AI 칩이 EMIB-T를 탑재해 예정대로 출하되는지와 개선된 수율이 실제 공급량으로 연결되는지에 달려 있다.