IntelのEMIB-T基板歩留まりが45%まで改善…TSMC CoWoSの代替として浮上するか

Intelの先端パッケージング技術であるEMIB-T(Embedded Multi-die Interconnect Bridge-T)の基板歩留まりが最近45%水準まで上昇しており、TSMCのCoWoS(Chip on Wafer on Substrate)に集中しているAIチップのパッケージング需要を分散させる代替案として注目を集めている。「アンデル工学 - ITテクノロジー新技術」の動画によると、EMIB-Tの基板歩留まりは今年第2四半期には20〜25%水準であったが、最近は約45%まで改善されており、来る9月末には50%の達成を目標としている。

チップ間の接続方式の違い…EMIB-Tはコスト削減と電力供給に強み

AIアクセラレータ生産の核心は、GPUとHBM(高帯域幅メモリ)を緻密な配線で接続するパッケージング技術だ。現在市場を主導しているTSMCのCoWoSは、広いシリコン板（インターポーザ）を使用する方式である。一方、IntelのEMIB方式は、チップが接する区間にのみ小さなシリコンの破片である「ブリッジ」を入れる構造だ。これにより、精密な接続が必要な部分だけを小さく作ることができるため、広いインターポーザを使用する方式よりもコストを下げることができるというのがIntel側の説明だ。

特にEMIB-Tは、既存のEMIB構造にシリコン貫通電極(TSV)を追加し、チップ間のデータ転送だけでなく、下から上へと電力を供給する経路を確保した。これは、メモリと演算チップが大型化するにつれて発生する電力供給の困難を解決し、電圧の変動を抑えるための設計である。Intelは、小さなブリッジをウェハーで事前に大量生産した後、大きなパッケージ基板に埋め込む方式を通じて、製造効率を高めようとしている。

基板歩留まりが勝負所…微細配線および熱変形管理の課題

歩留まりの改善は供給量の拡大に直結する。動画によると、歩留まりが25%から45%に上がった場合、設備増設なしでも使用できる基板の量が約80%増加する効果がある。しかし、実際の顧客が求める物量を安定的に供給するまでは、製造工程上の難題が残っている。基板メーカーは、微細配線を整列させ、TSVを含むブリッジを基板内部に統合する過程で、高い技術的難易度に直面している。

具体的には、ブリッジを基板に入れる際、横・縦の位置だけでなく高さまで正確に合わせなければならない。上部のチップがブリッジの微細接点と基板の接点に同時に接続されなければならないからだ。また、シリコンと有機基板は温度変化による膨張の度合いが異なるため、組立過程や使用中にたわみが発生することがあり、このような熱変形管理も重要な技術的課題として挙げられている。基板段階で不良を排除できず、高価なGPUやHBMを貼り付けた後に発見することになると、損失規模が甚大になるため、基板歩留まりの確保はコスト削減に直結する問題だ。

アメリカ国内の生産基盤を活用した物流競争力…TSMCとの激突を予告

Intelのパッケージング技術が実際の注文につながるためには、顧客の設計および検証スケジュールと、基板供給の安定化スケジュールが噛み合う必要がある。もしIntelが基板歩留まりを安定化させ、アメリカ国内の生産基盤を活用すれば、物流面で強力な競争力を持つことになる。現在、TSMCで生産されたチップを台湾に持って行ってパッケージングしなければならない構造とは異なり、Intelはニューメキシコに既に先端パッケージング生産基盤を保有しており、アメリカ国内でチップ製造からパッケージングまで完結できる選択肢を提供できる。

もちろん、TSMCもアメリカのアリゾナなどに先端パッケージング施設を構築して対応に乗り出している。TSMCの経営陣は、パッケージング不足が顧客の成長を制限すると述べ、他の会社がパッケージングを担ったとしても自社のチップ需要が増えることであるため、代替案ができることは歓迎するという立場も明らかにした。結局、IntelのEMIB-TがTSMCのシェアを実質的に奪えるかどうかは、今後の顧客のAIチップがEMIB-Tを搭載して予定通り出荷されるか、そして改善された歩留まりが実際の供給量につながるかにかかっている。